【所屬領(lǐng)域】
光電信息
【痛點(diǎn)問(wèn)題】
隨著5G、人工智能、物聯(lián)網(wǎng)和移動(dòng)互聯(lián)網(wǎng)等信息技術(shù)的快速發(fā)展，全球產(chǎn)生的數(shù)據(jù)量呈爆炸式增長(zhǎng)的趨勢(shì)，對(duì)存儲(chǔ)容量、性能、可靠性提出了更高要求。閃存憑借其高性能、低功耗、非易失性等優(yōu)勢(shì)成為主流的存儲(chǔ)介質(zhì)之一。閃存通過(guò)縮小單元尺寸、多比特存儲(chǔ)、三維堆疊等技術(shù)來(lái)提高存儲(chǔ)容量， 但是卻降低了可靠性，如存儲(chǔ)單元閾值電壓狀態(tài)窗口變窄，寫(xiě)耐久性和數(shù)據(jù)保存能力變差，層間、單元間差異大且干擾嚴(yán)重等，如何提升可靠性成為亟需解決的關(guān)鍵問(wèn)題。
【成果介紹】
1. 建立通用的高精度3D閃存器件可靠性模型
基于多種3D閃存芯片的測(cè)試數(shù)據(jù)集，采用機(jī)器學(xué)習(xí)方法，將3D閃存器件中存在的多維噪音干擾和多層結(jié)構(gòu)差異因素作為輸入，建立通用的高精度3D閃存器件可靠性模型。首先，采取適用于擬合光滑曲線的淺層神經(jīng)網(wǎng)絡(luò)，建立閃存單元閾值電壓分布模型。該模型能夠提供更精準(zhǔn)的糾錯(cuò)碼譯碼信息和讀參考電壓，從而提高數(shù)據(jù)讀取速度和降低比特錯(cuò)誤率。然后，考慮到3D閃存堆疊層次間原始誤碼率分布呈現(xiàn)非平滑的鋸齒狀分布，采用基于梯度提升決策樹(shù)的集成學(xué)習(xí)方法建立閃存單元原始比特錯(cuò)誤率分布模型。該模型有助于發(fā)掘和預(yù)測(cè)閃存單元原始比特錯(cuò)誤率變化趨勢(shì)和分布特征，從而為設(shè)計(jì)可靠性優(yōu)化技術(shù)提供依據(jù)。
通過(guò)分析影響3D閃存閾值電壓分布的相關(guān)因素，包括數(shù)據(jù)保存時(shí)間、堆疊層、可編程擦寫(xiě)次數(shù)（Program/Erase, P/E）、讀干擾和狀態(tài)內(nèi)差異，如圖1所示。利用神經(jīng)網(wǎng)絡(luò)模型對(duì)3D閃存閾值電壓分布模型進(jìn)行預(yù)測(cè)，將P/E次數(shù)記為pe、數(shù)據(jù)保存時(shí)間記為dr,讀次數(shù)記為rd和字線記為wl作為神經(jīng)網(wǎng)絡(luò)的輸入，閾值電壓分布的離散點(diǎn)作為輸出，如圖2所示。提出的建模方法相比傳統(tǒng)的建模方法能夠提升預(yù)測(cè)精度，如圖3和圖4所示。
圖1 3D NAND閃存閾值電壓分布的干擾與差異因素
圖2 3D NAND閃存閾值電壓分布神經(jīng)網(wǎng)絡(luò)模型
圖 3 預(yù)測(cè)值和實(shí)際值對(duì)比
圖4 提出的方案和傳統(tǒng)方案的精度對(duì)比
2. 高性能LDPC糾錯(cuò)碼
對(duì)于3D閃存而言，隨著數(shù)據(jù)保存時(shí)間和可編程擦寫(xiě)周期的增加，原始誤碼率較高，引起較多的譯碼迭代次數(shù)，引起高的譯碼延遲問(wèn)題。為了降低譯碼迭代次數(shù)和譯碼延遲，提出比特錯(cuò)誤感知的自適應(yīng)碼率的LDPC方案。首先基于FPGA硬件測(cè)試平臺(tái)，研究三維電荷俘獲型TLC閃存比特錯(cuò)誤特征。然后利用這些特征研究強(qiáng)糾錯(cuò)能力的LDPC碼糾錯(cuò)方案，根據(jù)比特錯(cuò)誤率的變化自適應(yīng)地選擇合適的碼率進(jìn)行譯碼，同時(shí)根據(jù)比特錯(cuò)誤的非對(duì)稱性調(diào)整譯碼似然比信息的權(quán)重值，以提升LDPC譯碼糾錯(cuò)性能，如圖5和圖6所示。
圖5 不同保存時(shí)間譯碼迭代次數(shù)的變化
圖 6 不同LLR權(quán)重對(duì)譯碼迭代次數(shù)的影響
【技術(shù)優(yōu)勢(shì)】
1. 3D閃存器件可靠性模型
現(xiàn)有方法使用高斯分布、冪函數(shù)等數(shù)學(xué)模型適配真實(shí)的閃存單元閾值電壓和原始比特錯(cuò)誤率分布。考慮到3D閃存器件具有復(fù)雜多樣的可靠性特征，該類模型難以應(yīng)對(duì)多維干擾因素下和不同閃存芯片的實(shí)際分布形態(tài)，因此面臨通用性差、精度低等挑戰(zhàn)。本成果基于機(jī)器學(xué)習(xí)方法建立的3D閃存器件可靠性模型兼具通用性和高精度，能夠應(yīng)對(duì)閃存技術(shù)的快速發(fā)展和不同閃存芯片之間的特性差異。
2. LDPC糾錯(cuò)碼
LDPC碼有高糾錯(cuò)能力的優(yōu)勢(shì)，但是直接用于3D閃存糾錯(cuò)會(huì)面臨挑戰(zhàn)。一方面，由于LDPC碼本身的軟判決譯碼特性，需要在兩個(gè)交叉的閾值電壓分布之間多次施加讀參考電壓獲取高精度的LLR信息，引起讀延遲問(wèn)題。另一方面，若獲取的LLR信息精度較低，在譯碼過(guò)程中，會(huì)被送入變量節(jié)點(diǎn)和校驗(yàn)節(jié)點(diǎn)更新算法中進(jìn)行頻繁地迭代更新以提升精度，引起譯碼延遲問(wèn)題，降低了3D閃存存儲(chǔ)系統(tǒng)讀性能。本成果利用3D閃存的錯(cuò)誤特征優(yōu)化LDPC譯碼算法，譯碼過(guò)程考慮錯(cuò)誤率等因素對(duì)譯碼糾錯(cuò)性能的影響，能夠提升LDPC譯碼糾錯(cuò)性能，從而容忍較多的比特錯(cuò)誤和降低譯碼迭代延遲，保證可靠性的同時(shí)提升3D閃存存儲(chǔ)系統(tǒng)讀性能。
【性能指標(biāo)】
1. 3D閃存器件可靠性模型
所提出的閃存單元閾值電壓分布模型和原始比特錯(cuò)誤率分布模型均能實(shí)現(xiàn)1.0e-4或以下的平均預(yù)測(cè)偏差；與現(xiàn)有最優(yōu)模型相比，閾值電壓分布模型最高實(shí)現(xiàn)4.9倍精度提升（或在同等精度下降低73%計(jì)算開(kāi)銷），原始比特錯(cuò)誤率分布模型最高實(shí)現(xiàn)8.7倍精度提升。
2.LDPC糾錯(cuò)碼
所提出的3D閃存錯(cuò)誤特征感知的LDPC碼糾錯(cuò)方案利用比特錯(cuò)誤率的變化自適應(yīng)調(diào)整LLR信息以提升LDPC碼的糾錯(cuò)性能和降低譯碼迭代次。相比傳統(tǒng)LDPC糾錯(cuò)方案，當(dāng)原始誤碼率達(dá)到1.0e-2時(shí)，使用優(yōu)化后LDPC碼碼率為0.80時(shí)，譯碼迭代次數(shù)能夠降到10次以下。
【技術(shù)成熟度】
研發(fā)階段
【產(chǎn)業(yè)化應(yīng)用】
3D閃存已經(jīng)成為消費(fèi)及工業(yè)類電子產(chǎn)品中的主要存儲(chǔ)器件，并在數(shù)據(jù)中心和企業(yè)服務(wù)器中得到越來(lái)越廣泛的應(yīng)用。數(shù)據(jù)存儲(chǔ)需求持續(xù)快速增長(zhǎng)，對(duì)3D閃存器件的密度和可靠性不斷提出更高要求。通用的高精度3D閃存器件可靠性模型與高性能糾錯(cuò)碼技術(shù)是應(yīng)對(duì)以上挑戰(zhàn)的關(guān)鍵，對(duì)于閃存芯片制造商、閃存控制器和設(shè)備廠商具有重要意義。
知識(shí)產(chǎn)權(quán)
該成果包括多項(xiàng)已授權(quán)中國(guó)發(fā)明專利。
合作方式
專利許可、專利轉(zhuǎn)讓、作價(jià)入股、技術(shù)開(kāi)發(fā)、面談等。
【聯(lián)系方式】
CG24010
